Implémentation d'une porte universelle haute performance à faible consommation

Une nouvelle technique de réduction de la puissance appelée Voltage Scaling Stacked Transistor (VS-STACK) a été présentée. La technique proposée a été comparée à certaines des techniques de réduction de puissance existantes. Le résultat montre une réduction colossale de la consommation d'énergie pour la porte NOR à 2 entrées. La consommation d'énergie est réduite de 20 à 90%. De plus, il y a une amélioration considérable du produit retard puissance. Cette technique peut donc être utilisée pour des circuits à haute vitesse. Le circuit fonctionne dans la région du sous-seuil, ce qui convient aux applications qui nécessitent une consommation d'énergie extrêmement faible.

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Geetanjali Sharma ha 12 anni di esperienza di insegnamento e ricerca nel campo dell'elettronica e delle comunicazioni e della progettazione VLSI. Ha all'attivo diverse pubblicazioni in riviste e conferenze internazionali nel campo della progettazione VLSI.