Analyse de diverses structures DCVSL et mise en uvre d'un additionneur complet

La logique différentielle à commutateur de tension en cascade (DCVSL) est une technique de circuit CMOS qui présente des avantages potentiels par rapport à la logique NAND/NOR conventionnelle en termes de dissipation de puissance, de retard de circuit, de densité d'agencement et de flexibilité logique. Dans cet article, une comparaison détaillée de toutes les structures DCVSL est fournie, y compris l'implémentation d'un circuit additionneur complet à l'aide de ces structures DCVSL, qui comprennent la DCVSL statique, la DCVSL dynamique et la DCVSL modifiée. L'analyse des performances est effectuée dans la technologie CMOS Cadence Virtuoso 90nm. L'analyse de toutes ces structures DCVSL est suivie par l'implémentation d'un additionneur complet. Les additionneurs sont les éléments constitutifs des systèmes informatiques. Les systèmes informatiques numériques utilisent largement les opérations arithmétiques. L'addition est une opération arithmétique nécessaire, qui est également la racine d'une opération arithmétique telle que la multiplication. De même, en ajoutant une autre porte XOR, la cellule de base de l'additionneur peut être modifiée pour fonctionner comme un sous-tracteur, qui peut être utilisé pour la division. Par conséquent, la cellule de l'additionneur complet 1 bit est le bloc ultime et simple d'une unité arithmétique d'un système. La cellule de base de l'additionneur complet à 1 bit doit donc être améliorée, tout comme les performances des circuits numériques.

Autorentext

Ich bin Subhrajit Roy. Ich habe meinen M.Tech-Abschluss mit einer Spezialisierung auf VLSI Design & Embedded Systems im Jahr 2015 am National Institute of Technology, Rourkela, Indien, gemacht. Derzeit arbeite ich in einem IT-Unternehmen.