ASIC-Implementierung des Pezaris-Multiplikators in DIT-FFT-Architekturen

Multiplikatoren mit großen Bitlängen haben einen großen Einfluss auf die Leistung digitaler Schaltungen in vielen Anwendungen wie Kryptographie, digitale Signalverarbeitung und Bildverarbeitung. Die Leistung vieler Berechnungsprobleme wird häufig von der Geschwindigkeit bestimmt, mit der eine Multiplikationsoperation ausgeführt werden kann. Dieses Buch gibt einen kurzen Überblick über verschiedene Multiplikatoren wie Baugh-Woley-, Pezaris-, Array-, Booth-, Vedic-Multiplikatoren und Kompressor-basierte Multiplikatoren. Das Hauptziel besteht darin, verschiedene Arten von Multiplizierern in Bezug auf Leistungsaufnahme, Fläche und Verzögerung zu vergleichen. Diese vorzeichenbehafteten Multiplikationskonzepte werden in Verilog HDL implementiert und in Cadence RTL Compiler mit 180nm Technologie umgesetzt.

Autorentext

Frau Saranya Karunamurthi arbeitet als Assistenzprofessorin in der Abteilung EEE am Dr. Mahalingam College of Engineering & Technology, Pollachi, Tamil Nadu, Indien. Sie hat ihren Master-Abschluss in Angewandter Elektronik an der Anna University gemacht. Ihre Forschungsinteressen sind VLSI-Design, analoge und digitale Schaltungen, umkehrbare Logik, ASIC-Implementierung.