Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder

Dieses Buch behandelt den Entwurf asynchroner Logik und ihre Bedeutung für den digitalen Entwurf. Die meisten der heute entwickelten und hergestellten Decoder sind synchron. Das Problem des Taktversatzes ist eine große Herausforderung beim synchronen Entwurf. Alternativ dazu werden asynchrone Systeme immer vertrauter, da sie keinen globalen Taktgeber benötigen, da diese Systeme durch Kommunikationsprotokolle lokal synchronisiert werden. Die asynchrone VLSI-Architektur für einen Viterbi-Decoder wird unter Verwendung von Quasi Delay Insensitive (QDI) Templates und Differential Cascode Voltage Switch Logic (DCVSL) entworfen. Sie gibt einen Überblick über die asynchrone Implementierung.

Autorentext

La dott.ssa T. Kalavathi Devi ha conseguito la laurea e il dottorato di ricerca presso la GCT di Coimbatore. Le sue aree di interesse comprendono la progettazione VLSI, i circuiti a bassa potenza e la progettazione di sistemi elettronici. Ha pubblicato articoli in riviste rinomate e conferenze internazionali. Ha ricevuto il premio per la migliore guida di progetto dall'ISTE di New Delhi e il premio per il miglior ricercatore dall'ASDF.