Asynchroner Viterbi-Decoder mit geringer Leistung

In diesem Buch geht es um den Entwurf von asynchronen Viterbi-Decodern mit geringer Leistung. Aufgrund der Anforderungen an hohe Geschwindigkeit, niedrige Leistung, geringes Gewicht und lange Batterielebensdauer hat ein Low-Power-Viterbi-Decoder eine große Nachfrage im Kommunikationsbereich.In mobilen Kommunikationssystemen nimmt der Viterbi-Decoder eine größere Chipfläche ein, was direkt mit der Verlustleistung zusammenhängt. Daher haben wir ein solches System entwickelt, das weniger dynamische Leistung verbraucht und in Anwendungen mit geringem Stromverbrauch eingesetzt werden kann. Anstelle der Verwendung eines globalen Taktgebers wurde das System mit einem lokalen Taktgeber entworfen, wobei eine stromsparende Technik wie die 2-Phasen-Level-Codierung mit Dual-Rail-Codierung und die Minimum-Transition-Hybrid-Register-Exchange-Decodierungsmethode eingesetzt wurde, um die Schaltaktivität zu reduzieren und unnötige Speicheroperationen zu vermeiden, um die dynamische Leistung des Decoders zu verringern. Das entworfene System wurde mit verschiedenen Eingangsvektoren getestet und die dynamische Leistung wurde für synchrone und asynchrone Viterbi-Dekoder berechnet. Die vergleichende Leistungsanalyse mit verschiedenen Dekodierverfahren hat gezeigt, dass der asynchrone Viterbi-Decoder eine geringere Leistungsaufnahme hat als der synchrone Viterbi-Decoder.

Autorentext

La Dra. Surekha Tadse trabaja como profesora adjunta en el G H Raisoni College of Engineering, Nagpur, (MH), India. Su área de interés es la comunicación y VLSI. Ha publicado más de 30 artículos en revistas y conferencias de renombre.El Dr. Sanjay Haridas trabaja como profesor y decano académico en el J D College of Engineering and Management, Nagpur.