Ein zuverlässiges logisches Bist mit skalierbarem Ansatz

Wir schlagen einen neuartigen, skalierbaren Ansatz zur Verringerung der TE während des At-Speed-Tests von sequentiellen Schaltungen mit scan-basiertem LBIST unter Verwendung des Launch-on-Capture-Schemas vor. Dies wird durch die Verringerung des Aktivitätsfaktors der CUT erreicht, indem die von der LBIST erzeugten Testvektoren für sequenzielle ICs entsprechend modifiziert werden. Die Erzeugung eines signifikanten Leistungsabfalls (PD) während des von Logic Built-In Self Test (LBIST) durchgeführten At-Speed-Tests ist ein ernstes Problem für moderne ICs.

Autorentext
A. Raghavaraju erhielt seinen M.Tech von der ANNA Universität Chennai und seinen B.Tech von der JNTU Hyderabad. Derzeit promoviert er an der K. Lakshmaiah Education Foundation, Indien. Zurzeit arbeitet er als Assoc. Prof. in der Abteilung für E.C.E., Chebrolu Engg. College. Er hat mehrere Arbeiten in internationalen Fachzeitschriften und scopus-indizierten Journalen veröffentlicht.