Entwurf und Implementierung einer FPGA-basierten 64-Bit-MAC-Einheit

Heutzutage sind in der VLSI-Technologie Größe, Leistung und Geschwindigkeit die Haupteinschränkungen bei der Entwicklung von Schaltungen. Bei normalen Multiplizierern ist die Verzögerung größer und die Anzahl der Berechnungen ist ebenfalls größer. Aus diesem Grund ist die Geschwindigkeit der Schaltungen, die mit normalen Multiplizierern entworfen werden, niedrig und sie verbrauchen mehr Strom. Dieses Buch beschreibt die Multiplizier- und Akkumulationseinheit unter Verwendung von Vedischen Multiplizierern und DKG reversiblen Logikgattern. Der Vedische Multiplizierer wird mit Hilfe des Urdhava Triyagbhayam Sutra entworfen und der Addierer wird mit Hilfe reversibler Logik entworfen, um Hochgeschwindigkeitsoperationen durchzuführen. Umkehrbare Logikgatter sind auch eine wesentliche Voraussetzung für das vielversprechende Gebiet des Quantencomputings. Der Urdhava Triyagbhayam-Multiplikator wird für die Multiplikationsfunktion verwendet, um partielle Produkte im Multiplikationsprozess zu reduzieren und um ein hohes Konzert und weniger Fläche zu erhalten. Die reversible Logik wird verwendet, um weniger Energie zu verbrauchen. Der MAC wird unter Verwendung von Verilog-Code entworfen, Simulation und Synthese werden in beiden RTL-Compilern von Xilinx durchgeführt und auf einem Spartan 3e FPGA-Board implementiert.

Autorentext

O Sr. P. Siva Nagendra Reddy nasceu no distrito de Anantapur, A.P., na Índia, e obteve o grau de Mestre em Design de Sistemas VLSI na JNTU Anantapur em 2013. O Sr. Siva está a trabalhar como Professor Assistente no Departamento de ECE, Faculdade de Engenharia de Kuppam, JNTU, Anantapur. Os seus interesses de investigação são VLSI, IOTs e sistemas embebidos, sendo membro do ISTE e do IEI.