FPGA-Realisierung der Kantendetektion mit Sobel-Operator

Im Bereich der Technik, wo intensive Berechnungen erforderlich sind, ist es möglicherweise keine gute Option, eine große CPU für Berechnungen einzusetzen. Denn sie verbraucht viel mehr Ressourcen für Berechnungen und andere Zwecke. In solchen Fällen kann eine spezielle Hardware entwickelt werden, um die Anforderungen zu erfüllen . Solche Hardware kann auf FPGA mit HDL erstellt werden. Als Beispiel wird in diesem Projekt eine Anwendung der Bildverarbeitung vorgeschlagen. Auch im Bereich der Bildverarbeitung besteht die Rolle von FPGA darin, schnellere Berechnungszeiten zu ermöglichen. Darüber hinaus ist die Kantenerkennung ein grundlegender Bedarf im Bereich der Bildverarbeitung (z.B. Fingerabdruckerkennung, Live-Übertragung von Videos, Röntgenaufnahmen und CT-Scans usw.). Daher wird ein Verfahren zur Kantenerkennung mit dem Sobel-Operator vorgeschlagen, das auf einem FPGA implementiert werden soll. Der Algorithmus für diese Technik wird mit Verilog HDL programmiert und mit Modelsim Simulator simuliert . Nach erfolgreicher Simulation wird der Algorithmus mit der Xilinx Design- und Entwicklungssoftware auf dem FPGA synthetisiert und das Design auf dem Xillinx FPGA Boardgetestet.

Autorentext

Il dottor Upesh Patel è attualmente professore associato e direttore del Dipartimento di Ingegneria elettronica e delle comunicazioni presso la Charotar University of Science and Technology, Gujarat. Le sue aree di ricerca sono la progettazione di antenne, la tecnologia RF e a microonde. Ha pubblicato numerosi articoli con revisione paritaria in rinomate riviste e conferenze internazionali.