Gemeinsamer Hardware-Beschleuniger für hybride AHt-MPSoC-Architektur

In diesem System wird eine neue Klasse von hybriden AHt-MPSoC-Architekturen vorgestellt, in denen Hardware-Beschleuniger zwischen Prozessoren geteilt werden, um die Systemkosten zu senken und die Leistung zu erhöhen. Ein neuartiges hybrides Speicherschema wird vorgeschlagen. Dieses Schema wird durch umfangreiche Simulationen bewertet und zeigt signifikante Leistungsverbesserungen. Die hybride asymmetrische heterogene MPSoC-Architektur besteht aus einem statischen Speicher mit wahlfreiem Zugriff (SRAM) und einer eingebetteten Zelle mit dynamischem Speicher mit wahlfreiem Zugriff (eDRAM) in Verbindung mit der gemeinsamen Methodik des Hardware-Beschleunigers (HWA), um die gemeinsamen Berechnungsaufgaben zwischen den gleichzeitigen Aufgaben der Anwendung zu bestimmen. Ein experimentelles Ergebnis zeigt, dass das vorgeschlagene hybride AHt-MPSoC-System den Stromverbrauch im Vergleich zum bestehenden System reduziert und seine Flächen/Leistungs-Kompromisse sehr schnell bewertet.

Autorentext

Dr. R. Arun Prasath, Professor in der Abteilung für ECE am Siddhartha Institute of Technology & Science, Telangana. Er erhielt seinen Doktortitel in ICE von der Anna University, Chennai. Er verfügt über mehr als 10 Jahre Erfahrung sowohl in der Lehre als auch in der Forschung. Seine Forschungsinteressen umfassen VLSI-Signalverarbeitung, Lowpower VLSI und drahtlose Sensornetzwerke.