Hochauflösende und jitterarme, vollständig kundenspezifische ADPLL-Architekturen

Alle digitalen PLLs werden aufgrund der hohen Unempfindlichkeit digitaler Schaltungen gegenüber PVT-Schwankungen als effektiver Ersatz angesehen. ADPLLs leiden jedoch unter dem Problem der geringen Auflösung und des hohen Jitter/Phasenrauschens, abgesehen von den grundlegenden Problemen komplexer Entwurfsverfahren. Literaturrecherchen und experimentelle Überprüfungen haben ergeben, dass es bei den bestehenden ADPLLs noch einige Probleme in Bezug auf Auflösung, Jitter/Phasenrauschen gibt, die angegangen werden müssen. Ebenso wurde festgestellt, dass die zur Beschreibung von ADPLLs verwendeten Modelle unzureichend sind. In diesem Zusammenhang wurde eine umfassende Klassifizierung der bestehenden ADPLL-Architekturen vorgenommen. Einige der in der Literatur vorgefundenen Architekturen wurden durch Neuentwurf und Simulationsverifizierung auf verschiedenen Entwurfsebenen mit einer breiten Palette von Simulations-/Emulationswerkzeugen kritisch untersucht. Es wurde eine vergleichende Analyse durchgeführt und die Mängel der einzelnen Architekturen wurden kritisch identifiziert. Es wurden Methoden zur Verbesserung der Auflösung und des Phasenrauschens vorgeschlagen und durch Simulationen verifiziert.

Autorentext

Dr. Mohd.Ziauddin Jahangir hat seinen Doktortitel an der Osmania University Hyd erworben und einen Bachelor-Abschluss in ECE sowie einen Master-Abschluss in ES&VLSID an der OU absolviert. Er ist PI bei MeiTY. Chip-to-Startup-Projekt C2S, CBIT. Prof. Chandra Sekhar Paidimarry hat die Leitung als I/c Principal, University College of Engineering (A), PI bei MeiTY übernommen. C2S an der OUCE.