Untersuchung des Oberflächenpotentials von MOSFETs im Unterschwellenbereich

In diesem Buch liegt der Schwerpunkt auf der Modellierung und dem Einfluss von Verarmungsschichten um die Source- und Drain-Regionen auf die Sub-Threshold-Eigenschaften eines Kurzkanal-MOS-Transistors mit gleichmäßig dotiertem Kanal. Ein analytisches Modell für das Oberflächenpotential unter der Schwelle in einem Kurzkanal-MOS-Transistor wurde entwickelt, indem die pseduo-2D-Poisson-Gleichung gelöst wurde, die durch Anwendung des Gaußschen Gesetzes auf einen rechteckigen Kasten im Kanal formuliert wurde, der die gesamte Tiefe der Verarmungsschicht abdeckt. Mit dem Modell konnte ein größerer Einfluss der Verarmungsbereiche an den Übergängen bei kleinerer Kanallänge und/oder höheren Drain/Source-Vorspannungen aufgrund einer größeren Ladungsverteilung vorhergesagt werden. Dasselbe Modell wird zur Ermittlung des Oberflächenpotenzials unterhalb der Schwelle für Doppel-Halo-MOSFETs verwendet. Die Verkleinerung der Bauelementedimensionen führt zu einer Verringerung der Gateoxiddicke. Dies hat zur Folge, dass der unerwünschte Heiße-Elektronen-Effekt und der Gate-Tunnelstrom zunehmen. Um diesen Nachteil zu überwinden, wird anstelle von Siliziumdioxid High-k-Material als Isoliermaterial unter dem Gate verwendet. Diese Modellierung wird sich als vorteilhaft erweisen und bei weiteren Forschungsarbeiten in der Zukunft helfen.

Autorentext

Dr. Swapnadip De arbeitet seit Dezember 2002 als außerordentlicher Professor der ECE-Abteilung des Meghnad Saha Institute of Technology. Ishita Gupta und Poulami Dutta sind Alumni der ECE-Abteilung des Meghnad Saha Institute of Technology.